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FPGA设计FIFO IP核读写实验 带ModelSIm和SignalTap II调试Quartus

更新时间：2022-07-02 09:03:57 大小：6M 上传用户：xzxbybd查看TA发布的资源 标签：fpgafifo 下载积分：8分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

FPGA设计FIFO IP核读写实验，带ModelSIm和SignalTap II调试Quartus工程Verilog源码

部分文件列表

文件名大小
Verilog_Ip_FIFO/
Verilog_Ip_FIFO/FIFO.qip
Verilog_Ip_FIFO/FIFO.v6KB
Verilog_Ip_FIFO/FIFO_bb.v5KB
Verilog_Ip_FIFO/FIFO_inst.v
Verilog_Ip_FIFO/Verilog_Ip_FIFO.pti_db_list.ddb
Verilog_Ip_FIFO/Verilog_Ip_FIFO.qpf1KB
Verilog_Ip_FIFO/Verilog_Ip_FIFO.qsf
Verilog_Ip_FIFO/Verilog_Ip_FIFO.qws
Verilog_Ip_FIFO/Verilog_Ip_FIFO.tis_db_list.ddb
Verilog_Ip_FIFO/Verilog_Ip_FIFO.v1KB
...

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