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FPGA中数字收发机设计，包括了编码解码，调制解调，串口收发
资料介绍
FPGA中数字收发机设计，包括了编码解码，调制解调，串口收发
部分文件列表
| 文件名 | 文件大小 | 修改时间 |
| wyz-zong/altpll0.bsf | 3KB | 2013-07-02 16:14:40 |
| wyz-zong/altpll0.cmp | 1KB | 2013-07-02 16:14:40 |
| wyz-zong/altpll0.ppf | 1KB | 2013-07-02 16:14:40 |
| wyz-zong/altpll0.qip | 1KB | 2013-07-02 16:14:40 |
| wyz-zong/altpll0.vhd | 15KB | 2013-07-02 16:14:40 |
| wyz-zong/clk_gen.bsf | 2KB | 2013-07-02 15:57:52 |
| wyz-zong/clk_gen.vhd | 2KB | 2013-07-02 15:57:24 |
| wyz-zong/clock_all.vhd.bak | 2KB | 2013-06-24 20:54:34 |
| wyz-zong/db/altsyncram_jh71.tdf | 10KB | 2013-07-02 17:04:16 |
| wyz-zong/db/logic_util_heursitic.dat | 30KB | 2013-07-02 17:28:24 |
| wyz-zong/db/prev_cmp_zong.asm.qmsg | 2KB | 2013-07-02 17:28:14 |
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资料：bitboy
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