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verilog代码控制DDS，ADC，DAC时序

更新时间：2016-04-28 09:48:35 大小：2M 上传用户：xid04yyx查看TA发布的资源 标签：verilogDDSADCDAC 下载积分：2分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

在libero开发环境下，通过verilog语言编写控制时序控制ADC，DAC，DDS的工作状态，并做快速傅里叶变换。程序已经过调试。

部分文件列表

文件名文件大小修改时间
EWR_T6_R3/Channel_Din.cmd_log1KB2016-03-02 16:01:16
EWR_T6_R3/Channel_Din.tfi1KB2016-03-02 16:01:16
EWR_T6_R3/Channel_Din.v20KB2016-03-24 14:14:54
EWR_T6_R3/Channel_Din_isim_beh.exe93KB2016-02-26 14:39:28
EWR_T6_R3/CLK.wcfg8KB2016-02-23 10:02:06
EWR_T6_R3/clk_rst_gen.v3KB2016-03-04 09:18:30
EWR_T6_R3/DDS_Serial_CTL.v10KB2016-02-26 10:45:26
EWR_T6_R3/DDS_Serial_CTL_isim_beh.exe93KB2016-02-26 09:48:54
EWR_T6_R3/DDS_Serial_CTL_stx_beh.prj1KB2016-02-26 09:48:50
EWR_T6_R3/EWR_T6_R3.gise24KB2016-03-25 17:02:26
EWR_T6_R3/EWR_T6_R3.ppr1KB2016-03-10 13:25:10
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