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CYPRESS的FPGA程序,用于调试USB3.0接口
资料介绍
CYPRESS的FPGA程序,用于调试USB3.0接口
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文件名 | 文件大小 | 修改时间 |
AN65974/FPGA Source files/fx3_slaveFIFO2b_altera/fpga_loopback/verilog_proj/ddr.v | 4KB | 2013-06-14 12:05:14 |
AN65974/FPGA Source files/fx3_slaveFIFO2b_altera/fpga_loopback/verilog_proj/pll.v | 15KB | 2013-03-20 12:40:44 |
AN65974/FPGA Source files/fx3_slaveFIFO2b_altera/fpga_loopback/verilog_proj/slaveFIFO2b_loopback.qsf | 2KB | 2013-03-25 17:27:04 |
AN65974/FPGA Source files/fx3_slaveFIFO2b_altera/fpga_loopback/verilog_proj/slaveFIFO2b_loopback.sdc | 1KB | 2013-04-09 17:09:56 |
AN65974/FPGA Source files/fx3_slaveFIFO2b_altera/fpga_loopback/verilog_proj/slaveFIFO2b_loopback.sdc~ | 1KB | 2013-04-09 15:13:26 |
AN65974/FPGA Source files/fx3_slaveFIFO2b_altera/fpga_loopback/verilog_proj/verilog_loopback_proj/db/altsyncram_jrg1.tdf | 5KB | 2013-03-26 20:41:02 |
AN65974/FPGA Source files/fx3_slaveFIFO2b_altera/fpga_loopback/verilog_proj/verilog_loopback_proj/db/altsyncram_rug1.tdf | 34KB | 2013-03-27 12:06:02 |
AN65974/FPGA Source files/fx3_slaveFIFO2b_altera/fpga_loopback/verilog_proj/verilog_loopback_proj/db/ddio_out_g8j.tdf | 2KB | 2013-03-26 20:41:00 |
AN65974/FPGA Source files/fx3_slaveFIFO2b_altera/fpga_loopback/verilog_proj/verilog_loopback_proj/db/logic_util_heursitic.dat | 19KB | 2013-04-12 13:12:08 |
AN65974/FPGA Source files/fx3_slaveFIFO2b_altera/fpga_loopback/verilog_proj/verilog_loopback_proj/db/pll_altpll.v | 4KB | 2013-03-26 20:40:58 |
AN65974/FPGA Source files/fx3_slaveFIFO2b_altera/fpga_loopback/verilog_proj/verilog_loopback_proj/db/slaveFIFO2b_loopback.asm.rdb | 1KB | 2013-04-12 13:12:36 |
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