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Altera的DDR控制器源码(包括仿真与说明文档),DDR为mt46v4m16,Verilog
资料介绍
Altera的DDR控制器源码(包括仿真与说明文档),DDR为mt46v4m16,Verilog
部分文件列表
文件名 | 文件大小 | 修改时间 |
altera_ddr_verilog/doc/ddr_sdram.pdf | 462KB | 2000-05-30 09:59:32 |
altera_ddr_verilog/model/mt46v4m16.v | 44KB | 2000-03-29 21:36:48 |
altera_ddr_verilog/readme.txt | 1KB | 2000-06-02 12:04:14 |
altera_ddr_verilog/route/ddr_sdram.csf | 10KB | 2000-06-02 15:03:00 |
altera_ddr_verilog/route/ddr_sdram.esf | 1KB | 2000-06-02 15:02:58 |
altera_ddr_verilog/route/ddr_sdram.psf | 2KB | 2000-06-02 15:03:00 |
altera_ddr_verilog/route/ddr_sdram.quartus | 1KB | 2000-06-02 15:03:00 |
altera_ddr_verilog/route/ddr_sdram.vqm | 581KB | 2000-05-22 13:06:26 |
altera_ddr_verilog/route/pll1.v | 5KB | 2000-05-20 12:02:40 |
altera_ddr_verilog/simulation/ddr_compile_all.v | 1KB | 2000-05-20 12:07:06 |
altera_ddr_verilog/simulation/ddr_sdram_tb.v | 18KB | 2000-05-19 17:58:12 |
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