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串行加法器4位全加器 FPGA设计Verilog逻辑源码Quartus工程文件 Quartus软件

更新时间：2021-08-23 13:39:32 大小：125K 上传用户：xzxbybd查看TA发布的资源 标签：加法器fpgaverilogquartus 下载积分：7分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

串行加法器4位全加器 FPGA设计Verilog逻辑源码Quartus工程文件， Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。                                                                                                  module add4(a,b,ci,s,co);

input [3:0] a,b; //输入四位数据a，b

input ci; //输入进位ci


output [3:0] s; //输出四位数据 s

output co; //输出进位co


assign {co,s}=a+b+ci; //把a、b、ci相加后的结果赋予co、s，其中co放最高位，s放低三位

部分文件列表

文件名大小
串行加法器/
串行加法器/4位全加器/
串行加法器/4位全加器/add4.done
串行加法器/4位全加器/add4.dpf
串行加法器/4位全加器/add4.flow.rpt7KB
串行加法器/4位全加器/add4.map.rpt
串行加法器/4位全加器/add4.map.summary
串行加法器/4位全加器/add4.qpf1KB
串行加法器/4位全加器/add4.qsf3KB
串行加法器/4位全加器/add4.qws1KB
串行加法器/4位全加器/add4.sim.rpt
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