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Verilog-HDL学习课件:语义规范、数据类型、门级建模、开关级建模、UDPs

更新时间:2018-09-15 14:13:02 大小:2M 上传用户:sun2152查看TA发布的资源 标签:Verilog-HDL 下载积分:1分 评价赚积分 (如何评价?) 打赏 收藏 评论(0) 举报

资料介绍

1、 语义规范

2、数据类型

net

reg

Variable、constants

Scalar、vectors、Arrays

3、门级建模 

4、开关级建模 

5、UDP(用户定义基元)

………………

程序往往需要添加一些注释行,解释程序段的作用,标记程序有关的信息等,以便于阅读查证。 

注释行同样会被编译器和仿真器所忽略,程序员可以在任意地方添加注释。

两种注释方法:

以“//”进行单行注释。这种方式表明自“//”开始,到该行结束,都被认为是注释。这种注释方式最简单明晰。  

以“/*”和“*/”进行多行注释。这两者之间的内容都会被认为是注释,不允许嵌套。这种方式比较灵活,允许注释多行,以及在一行中注释多处

标识符指程序中出现的各种对象,比如模块,端口,实例,程序块,变量,常量等的唯一名称。

………………

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2.1.Verilog-HDL的数据类型-大字.ppt 2M

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