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使用verilog实现基于FPGA的UART串口收发模块
资料介绍
部分文件列表
| 文件名 | 文件大小 | 修改时间 |
| uart/baud_clk.v | 2KB | 2019-05-31 09:49:30 |
| uart/uart.v | 2KB | 2019-05-31 09:48:52 |
| uart/uart_rx.v | 3KB | 2019-05-31 09:50:28 |
| uart/uart_tx.v | 2KB | 2019-05-31 09:51:04 |
| uart | 1KB | 2019-05-31 09:42:40 |
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