推荐星级:
  • 1
  • 2
  • 3
  • 4
  • 5

夏宇闻verilog设计示范和上机习题

更新时间:2020-01-10 21:50:54 大小:3M 上传用户:xuzhen1查看TA发布的资源 标签:verilog 下载积分:1分 评价赚积分 (如何评价?) 收藏 评论(0) 举报

资料介绍

练习一.简单的组合逻辑设计

/(方法一):

/..compare.v module compare(equal,a,b);input a,b;output equal;assign equal =(a-b)?1:0;

/la等于b时,equal输出为1:a不等于b时,equal输出为0.

endmodule

/(方法二):module compare(equal,a,b);input a,b;output equal:reg equal;

......

部分文件列表

文件名 大小
夏宇闻verilog设计示范和上机习题.pdf 3M

全部评论(0)

暂无评论