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一种读写分离结构的SRAM译码器设计

更新时间：2020-10-29 17:54:30 大小：2M 上传用户：gsy幸运查看TA发布的资源 标签：sram译码 下载积分：2分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

基于40nm超低电压标准(40ULP)CMOS工艺,设计了一种读写分离的SRAM译码器电路结构,得到了具有更小的版图面积和功耗的新型SRAM电路,同时结合读写辅助电路改善了因工艺节点减小产生的数据存储不稳定问题。通过在0.9V工作电压、200MHz工作频率下对SRAM6T结构存储单元进行测试。与使用传统译码器SRAM相比,写周期内动态功耗减小约29.17%,译码器版图面积减小约59.9%。实验结果表明:本结构在保证读写稳定性的基础上不仅提高了存储器的性能,并且减小了面积。

Based on 40 nm ultra- low voltage standard (40ULP) CMOS technology,a read- write separation SRAM decoder circuit structure is designed. A new SRAM circuit with smaller layout area and power consumption is obtained. At the same time,the instability of data storage caused by the reduction of process nodes is improved by combining the read-write auxiliary circuit. SRAM 6T memory cell is tested under 0.9V operating voltage and 200MHz operating frequency. Compared to SRAM using a conventional decoder,The dynamic power consumption during the write cycle is reduced by approximately 29.17%. The area of decoder layout is reduced by 59.9%. The experimental results show that the structure not only improves the performance of memory,but also reduces the area on the basis of guaranteeing the stability of reading and writing.

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