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PCI_core_verilog FPGA设计verilog源码
资料介绍
部分文件列表
| 文件名 | 文件大小 | 修改时间 |
| rtl/' | 18KB | 2007-05-19 11:16:56 |
| rtl/bus_commands.v | 25KB | 2007-05-18 16:38:48 |
| rtl/pci_async_reset_flop(1).v | 26KB | 2007-05-18 16:39:04 |
| rtl/pci_async_reset_flop.v | 24KB | 2007-05-18 16:38:48 |
| rtl/pci_bridge32(1).v | 93KB | 2007-05-18 16:39:36 |
| rtl/pci_bridge32.v | 44KB | 2007-05-18 16:39:34 |
| rtl/pci_cbe_en_crit(1).v | 25KB | 2007-05-18 16:39:54 |
| rtl/pci_cbe_en_crit.v | 24KB | 2007-05-18 16:39:52 |
| rtl/pci_conf_cyc_addr_dec(1).v | 27KB | 2007-05-18 16:40:38 |
| rtl/pci_conf_cyc_addr_dec.v | 24KB | 2007-05-18 16:40:08 |
| rtl/pci_conf_space(1).v | 170KB | 2007-05-18 16:40:58 |
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