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基于FPGA的鉴相器模块Verilog逻辑源代码

更新时间：2023-10-07 08:45:50 大小：436K 上传用户：铁蛋锅查看TA发布的资源 标签：fpgaverilog 下载积分：9分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

基于FPGA的鉴相器模块Verilog逻辑源代码

部分文件列表

文件名文件大小修改时间
PD_using_FPGA/phase_control.bdf14KB2007-08-19 20:58:20
PD_using_FPGA/phase_test/db/add_sub_nsh.tdf4KB2007-08-19 19:13:38
PD_using_FPGA/phase_test/db/cntr_2ii.tdf10KB2007-08-19 19:09:44
PD_using_FPGA/phase_test/db/phase_test.(0).cnf.cdb8KB2007-08-19 20:45:36
PD_using_FPGA/phase_test/db/phase_test.(0).cnf.hdb2KB2007-08-19 20:45:36
PD_using_FPGA/phase_test/db/phase_test.(1).cnf.cdb2KB2007-08-19 20:48:58
PD_using_FPGA/phase_test/db/phase_test.(1).cnf.hdb1KB2007-08-19 20:48:58
PD_using_FPGA/phase_test/db/phase_test.(2).cnf.cdb1KB2007-08-19 19:09:44
PD_using_FPGA/phase_test/db/phase_test.(2).cnf.hdb1KB2007-08-19 19:09:44
PD_using_FPGA/phase_test/db/phase_test.(3).cnf.cdb1KB2007-08-19 19:09:44
PD_using_FPGA/phase_test/db/phase_test.(3).cnf.hdb1KB2007-08-19 19:09:44
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