推荐星级：
- 1
- 2
- 3
- 4
- 5
FPGA设计数码管数字时钟实验实验Verilog源码Quartus工程文件
资料介绍
FPGA设计数码管数字时钟实验实验Verilog源码Quartus工程文件
部分文件列表
| 文件名 | 大小 |
| A4_Clock_Top/ | |
| A4_Clock_Top/A4_Clock_Top.qpf | 1KB |
| A4_Clock_Top/A4_Clock_Top.qsf | 5KB |
| A4_Clock_Top/A4_Clock_Top.qws | 2KB |
| A4_Clock_Top/A4_Clock_Top.v | 3KB |
| A4_Clock_Top/A4_Clock_Top.v.bak | 3KB |
| A4_Clock_Top/Beep_Module.v | 3KB |
| A4_Clock_Top/Counter_Module.v | |
| A4_Clock_Top/Key_Module.v | 3KB |
| A4_Clock_Top/Segled_Module.v | 6KB |
| A4_Clock_Top/db/ | |
| ... | |
全部评论(0)