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verilog 除法器相关内容
资料介绍
关于verilog 除法器实现。
Verilog语法中有“/”和“%”运算符，分别表示除法运算和取余运算，但是FPGA实现除法器时，通常不可以直接使用这两个运算符。FGPA的综合工具中，对Verilog的除法指令进行编译时，有以下几种情况：
1、如果被除数和除数均为固定数，编译中，借助计算机的除法运算能力，直接将除法运算结果赋给变量；
2、如果除数是2的幂次方，编译中，直接通过运算截取被除数相应的位数赋给变量；
3、如果被除数，甚至除数是任意变化的数，多数综合工具不能综合出令人满意的结果，有些甚至不能给予综合，即使可以综合，也会消耗⽐较多的资源。
根据除法所面对的情况的不同，列举了verilog中除法器的几种实现方法，乘法实现，分级乘法实现，减法移位实现等。
同时对里面部分内容（代码）进行了MATLAB，vivado等的验证，给出了精度，时序等结果。
具体的代码实现分为ip核，组合逻辑，时序逻辑等，部分代码已经过验证，可以直接使用，不分内容经过仿真，给出了优缺点。
部分文件列表
| 文件名 | 大小 |
| 除法器.docx | 14M |
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