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（2,1,7）卷积码编码、译码Verilog源码
资料介绍
包含（2,1,7）卷积码编码、译码各种模块，使用Verilog hdl语言编写，还有测试文件
部分文件列表
| 文件名 | 文件大小 | 修改时间 |
| VDK9R12/control.v | 3KB | 2001-02-13 04:20:18 |
| VDK9R12/decoder.v | 3KB | 2001-02-13 04:20:18 |
| VDK9R12/dff.v | 1KB | 2001-02-13 04:20:18 |
| VDK9R12/params.v | 1KB | 2001-02-13 04:20:18 |
| VDK9R12/ram.v | 10KB | 2001-02-13 04:20:18 |
| VDK9R12/viterbi_encode9.v | 1KB | 2001-02-13 04:20:18 |
| VDK9R12/bmg路径计算模块.v | 4KB | 2001-02-13 04:20:18 |
| VDK9R12/mmu路径储存模块.v | 4KB | 2001-02-13 04:20:18 |
| VDK9R12/acs加比选模块.v | 10KB | 2001-02-13 04:20:18 |
| VDK9R12/tbu路径回溯模块.v | 2KB | 2001-02-13 04:20:18 |
| VDK9R12/testbench测试模块.v | 14KB | 2001-02-13 04:20:18 |
| ... | ||
全部评论(4)
2023-09-07 20:27:31AllTheWay1
不错的参考资料！
2019-04-15 08:41:44SMH123789
我为什么打不开呢，点进去quartues没反应
2018-09-17 11:28:09fghsd
跑不起来，有些模块没有给
2018-04-19 11:09:09changwan1
还可以