推荐星级:
- 1
- 2
- 3
- 4
- 5
用VERILOG语言实现的数字锁相环PLL
资料介绍
用VERILOG语言实现的数字锁相环PLL
部分文件列表
文件名 | 文件大小 | 修改时间 |
pll/cmp_state.ini | 1KB | 2006-09-20 15:45:28 |
pll/cnt10.v | 1KB | 2006-09-20 15:03:30 |
pll/freqtest.v | 2KB | 2006-09-20 15:30:48 |
pll/pll.bsf | 3KB | 2006-09-20 15:29:40 |
pll/pll.v | 10KB | 2006-09-20 15:29:40 |
pll/pll_inst.v | 1KB | 2006-09-20 15:29:40 |
pll/pll_test.asm.rpt | 8KB | 2006-09-20 15:45:12 |
pll/pll_test.cdf | 1KB | 2006-09-20 15:31:20 |
pll/pll_test.done | 1KB | 2006-09-20 15:45:14 |
pll/pll_test.fit.eqn | 49KB | 2006-09-20 15:45:08 |
pll/pll_test.fit.rpt | 82KB | 2006-09-20 15:45:10 |
... |
全部评论(0)