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基于Verilog-HDL语言的电子时钟设计
资料介绍
一、 实验目的:
1. 基于Verilog HDL语言编写程序,实现电子时钟的功能。
2. 通过此过程,进一步熟悉Verilog HDL语言的编写,以及程序下载和实际功能实现的操作过程。
通过这个实验,基于Verilog HDL语言,自行编写了一个程序实现了电子时钟的功能,实验结果符合预期的实验目的。在这个实验过程中,我通过尝试与探索,最终完成了任务,使自身对于Verilog HDL语言有了进一步的认识,并锻炼了动手能力和探索能力。以下是下载程序到DE2实验板后的图片,其中有8个数码管,从左边数起,第一个和第二个数码管为时记数,第三个和第四个为分记数,第七个和第八个为秒记数,第五个和第六个为闲置状态。
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文件名 | 大小 |
基于Verilog-HDL语言的电子时钟设计.doc | 94K |
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