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UART FPGA实现过程文档说明，及VERILOG HDL代码
资料介绍
UART FPGA实现过程文档说明，及VERILOG HDL代码
部分文件列表
| 文件名 | 文件大小 | 修改时间 |
| UART的FPGA实现过程-附完整的FPGA,ModelSim,MCU代码和工程,以及实现文档/fpga/V0p10/src/divider.v | 3KB | 2009-03-24 22:10:58 |
| UART的FPGA实现过程-附完整的FPGA,ModelSim,MCU代码和工程,以及实现文档/fpga/V0p10/src/ebi.v | 3KB | 2009-03-26 22:55:16 |
| UART的FPGA实现过程-附完整的FPGA,ModelSim,MCU代码和工程,以及实现文档/fpga/V0p10/src/rxd.v | 12KB | 2009-05-07 22:32:48 |
| UART的FPGA实现过程-附完整的FPGA,ModelSim,MCU代码和工程,以及实现文档/fpga/V0p10/src/top.v | 3KB | 2009-05-07 23:03:40 |
| UART的FPGA实现过程-附完整的FPGA,ModelSim,MCU代码和工程,以及实现文档/fpga/V0p10/src/txd.v | 11KB | 2009-03-27 02:47:48 |
| UART的FPGA实现过程-附完整的FPGA,ModelSim,MCU代码和工程,以及实现文档/fpga/V0p10/src/uart.v | 14KB | 2009-03-27 23:16:24 |
| UART的FPGA实现过程-附完整的FPGA,ModelSim,MCU代码和工程,以及实现文档/fpga/V0p10/testbench/cycloneII_v/_info | 1KB | 2009-03-26 21:19:20 |
| UART的FPGA实现过程-附完整的FPGA,ModelSim,MCU代码和工程,以及实现文档/fpga/V0p10/testbench/ModelSim.jpg | 155KB | 2009-03-28 01:38:56 |
| UART的FPGA实现过程-附完整的FPGA,ModelSim,MCU代码和工程,以及实现文档/fpga/V0p10/testbench/tcl_stacktrace.txt | 2KB | 2009-05-07 21:05:42 |
| UART的FPGA实现过程-附完整的FPGA,ModelSim,MCU代码和工程,以及实现文档/fpga/V0p10/testbench/top_tb.v | 23KB | 2009-03-28 01:54:18 |
| UART的FPGA实现过程-附完整的FPGA,ModelSim,MCU代码和工程,以及实现文档/fpga/V0p10/testbench/transcript | 1KB | 2009-03-25 00:03:26 |
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