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Modelsim工程，用Verilog实现的HDB3编码，以及测试程序Testbench
资料介绍
Modelsim工程，用Verilog实现的HDB3编码，以及测试程序Testbench
部分文件列表
| 文件名 | 文件大小 | 修改时间 |
| hdb3/decode.v | 2KB | 2007-01-18 09:50:56 |
| hdb3/testbench.v | 1KB | 2007-01-17 20:25:32 |
| hdb3/testbench.v.bak | 1KB | 2007-01-17 19:51:24 |
| hdb3/work/_info | 1KB | 2007-01-18 09:51:40 |
| hdb3/work/testbench/_primary.vhd | 1KB | 2007-01-18 09:43:38 |
| hdb3/work/testbench/verilog.asm | 7KB | 2007-01-18 09:43:38 |
| hdb3/work/testbench/_primary.dat | 1KB | 2007-01-18 09:43:38 |
| hdb3/work/testbench | 1KB | 2007-01-18 09:42:02 |
| hdb3/work/decode/_primary.vhd | 1KB | 2007-01-18 09:51:40 |
| hdb3/work/decode/verilog.asm | 11KB | 2007-01-18 09:51:40 |
| hdb3/work/decode/_primary.dat | 2KB | 2007-01-18 09:51:40 |
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