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FPGA_CPLD应用,uart通讯VHDL原码
更新时间：2019-11-05 22:02:05
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资料介绍
FPGA_CPLD应用,uart通讯VHDL原码
部分文件列表
| 文件名 | 大小 |
| address_decode_rtl.vhd | 2KB |
| clock_divider.v | 2KB |
| control_operation_fsm.vhd | 4KB |
| cpu_interface_rtl.vhd | 2KB |
| serial_interface_rtl.vhd | 6KB |
| status_registers_rtl.vhd | 2KB |
| tester.v | 3KB |
| uart_tb.v | 1KB |
| uart_top_rtl.vhd | 6KB |
| xmit_rcv_control_fsm.vhd | 10KB |
| zszym.taobao.com.txt | |
| ... | |
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