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一种基于FPGA的UARTIP核设计

更新时间:2019-10-13 20:09:02 大小:2M 上传用户:杨义查看TA发布的资源 标签:fpgauart 下载积分:0分 评价赚积分 (如何评价?) 收藏 评论(0) 举报

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文档为一种基于FPGA的UARTIP核设计总结文档,是一份不错的参考资料,感兴趣的可以下载看看,,,,,,,,,,,,,

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文件名 大小
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32  
3
2011  
3
四 川 兵 工 报  
  
技术  
FPGA UART IP  
设计  
于  
, ,  
贤明 侃 谢 恺  
(
解放军炮兵学院 合肥  
230031)  
:
摘要 针对大分集成电路的  
UART(  
)
本高 电路复杂 差等缺点 了一种基  
VerilogHDL  
硬件描述言  
FPGA UART IP  
设计应用机设计了并使用  
: , , ,  
进行仿真试验 仿真结了系统体积 低了提高了系统的定性可靠了系  
统的灵活提高性  
: FPGA(  
) ; UART(  
) ; IP(  
) ;  
权 核 机  
关键词  
中图分类号  
逻辑列  
器  
: A  
: TN391  
: 1006 - 0707( 2011) 03 - 0064 - 03  
文献识码  
文章编号  
UART  
( universal asynchronous  
567  
8
/ ,  
方在始传需  
是通器  
以是  
receiver transmitter) ,  
是实现设间低通信的标协  
要对位位否则导致输  
( ) 、  
具有使只有存器 应用广接线简  
错误 的发用低位  
( LSB)  
送  
, , ,  
单等点 对电进行通信离较电路复  
3) UART  
位  
/  
位紧偶  
、 、 。  
本高 差等缺点 用  
FPGA(  
。  
方式 是为安全性而在  
逻辑  
) ,  
对  
UART  
能的分和模处理 波  
/ ,  
方进行前要好是否需如果  
、 、  
率发描述  
UART,  
1
则需还是所示  
4) UART ,  
停止作为停止是在  
UART  
,  
使系统灵活 减少电路  
停止位  
1 - 3]  
体积 提高系统的可靠定性  
( ) 1 ~ 2  
送  
1”  
逻辑 位  
1 ~ 2  
1(  
) , 1 2  
后  
逻辑  
停止后  
5) UART  
停止以为 和  
UART  
线进闲  
线上进行表  
1。  
1
UART  
 
指  
UART  
”  
一种通信协议 异不需的  
逻 辑  
视  
, ,  
线进行一种线接口 只需占  
UART  
, ( “  
线上变化 发现变化 出低电辑  
2
( ,  
线就成数发 一送  
0) , , ,  
则进至接收完如果后  
) ,  
据 常用的标准通信有  
9 600 bps115 200 bps  
检测停止志帧错误  
RS232RS485  
6) UART  
由于  
/  
线 方如  
常见口有  
位  
、 、  
始位 停止成  
/  
果需进行的数方定的  
1  
位传格式如所示  
理解为  
UART  
线用的时  
1)  
UART  
( ) ,  
线为高  
“  
率  
。  
/  
在定以是随意  
始位  
(
逻辑  
1) , “  
要数始位  
,  
, , 9 600 bps,  
只需致 如兼  
始位低电逻辑  
0。  
, ,  
用的设备 所以在工程应用用一波  
2)  
1 “ ”  
所示 始位 位  
4 800 bps9 600 bps 115 200 bps  
或  
1
UART  
示意图  
: 2010 - 12 - 28  
收稿日期  
:
金项基金资助项目  
( 20080149320080430223) ,  
( 090412043)  
自然基金资助项目  
:
作者简介 刘贤明  
( 1980—) , , ,  
男 硕士研究主要从事信号处理研究  

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