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基于FPGA实现的带有减小DRAM写延迟的Cache的DDR2控制器的设计.rar

更新时间:2010-04-27 16:39:21 大小:7M 上传用户:langgq查看TA发布的资源 浏览次数:2780 下载积分:2分 下载次数:0 次 标签:CacheFPGADRAM 出售积分赚钱 评价赚积分 ( 如何评价?) 收藏 评论(0) 举报

资料介绍

随着Internet技术和应用的飞速发展,网络性能的需求不断增加,一方面,网络应用对安全网关设备的性能要求越来越高,另一方面,安全网关类产品应用越来越广泛,从典型的防火墙扩展到UTM、IPS等等。这些应用即有强大丰富的报文分析和流量分析功能,也需要对经过本设备的流量进行高效的转发处理,从安全网关类产品的共性来看,他们虽然应用场景各异,但都需要有强大的CPU处理能力来同时保证分析工作和转发工作,而CPU处理能力的限制往往使得转发工作挤占了分析工作所需的资源,产品应用开发人员不得不在性能和功能的平衡取舍问题上花费很多精力,网络性能问题甚至成了制约功能进一步完善的瓶颈。在这种情况下网络安全加速卡NSA应运而生。 @@ 本文基于FPGA实现的带有减小DRAM (Dynamic Random Access Memorv)即动态随机存取存储器写延迟的Cache(高速缓冲存储器)的DDR2控制器就是为NSA所设计的,DDR2控制器的主要作用是对网络报文的读写进行控制,其内嵌的Cache主要用来消除DDR2控制器中DRAM的写延迟时间,加快系统运行速度。由于此项目是用FPGA实现的,所以本文采用FPGA内部的CAM(Content Addressable Memory)即内容可寻址存储器来实现Cache以达到减小DRAM写延迟的目的。与传统Cache相比它简单容易实现、节省FPGA内部资源而且性能又不比传统Cache差。它加快了数据的返回速度,提升了系统性能。 @@ 本文首先对传统Cache的概念、作用、结构、原理等作了简单介绍,并详细阐述了DDR2控制器及内嵌Cache的设计方案和设计过程。而且对其进行了仿真、验证,实践证明该方案达到了预定的要求,解决了NSA项目中存在的问题。 @@关键词:FPGA;DDR2控制器;内容可寻址存储器;高速缓冲存储器

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基于FPGA实现的带有减小DRAM写延迟的Cache的DDR2控制器的设计.pdf8000KB2010-04-27 16:42:44

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