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verilog代码控制DDS,ADC,DAC时序
资料介绍
在libero开发环境下,通过verilog语言编写控制时序控制ADC,DAC,DDS的工作状态,并做快速傅里叶变换。程序已经过调试。
部分文件列表
文件名 | 文件大小 | 修改时间 |
EWR_T6_R3/Channel_Din.cmd_log | 1KB | 2016-03-02 16:01:16 |
EWR_T6_R3/Channel_Din.tfi | 1KB | 2016-03-02 16:01:16 |
EWR_T6_R3/Channel_Din.v | 20KB | 2016-03-24 14:14:54 |
EWR_T6_R3/Channel_Din_isim_beh.exe | 93KB | 2016-02-26 14:39:28 |
EWR_T6_R3/CLK.wcfg | 8KB | 2016-02-23 10:02:06 |
EWR_T6_R3/clk_rst_gen.v | 3KB | 2016-03-04 09:18:30 |
EWR_T6_R3/DDS_Serial_CTL.v | 10KB | 2016-02-26 10:45:26 |
EWR_T6_R3/DDS_Serial_CTL_isim_beh.exe | 93KB | 2016-02-26 09:48:54 |
EWR_T6_R3/DDS_Serial_CTL_stx_beh.prj | 1KB | 2016-02-26 09:48:50 |
EWR_T6_R3/EWR_T6_R3.gise | 24KB | 2016-03-25 17:02:26 |
EWR_T6_R3/EWR_T6_R3.ppr | 1KB | 2016-03-10 13:25:10 |
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