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AP6XXX模块系列设计指导 AP6212

更新时间:2019-09-12 17:32:44 大小:603K 上传用户:世联芯科技查看TA发布的资源 标签:ap6212 下载积分:2分 评价赚积分 (如何评价?) 收藏 评论(0) 举报

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AP6XXX模块设计Layout指导及AP6212吞吐量测试

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AP6XXX Layout 注意事项:  
模块摆放如下图:  
请注意圆圈部分的走线  
(1). PIN2 天线走 50 欧姆阻抗设计,走线越短越好,两边 GND RF 走线距离要等距,30mil 距离打地孔,  
如果需要支持 5G 模块,必须第三层作为天线参考地(天线底下第二层掏空不能走直角锐角,要走弧线,走线和模块必须在同一层,走线宽度  
和焊盘同宽,且天线走线远离电源和时钟走线,走线不能有分支,避免能量辐射,RF 座子底下要挖空,走线如下图  
(2). PIN9 VBAT,须先经过 4.7uF 滤波电容再到 PIN9(建议再同时加多一颗 0.1uF 滤波电容走线宽度与 PIN9 同宽即可,如果要打孔穿层,至少要  
两个过孔,保证电流能过 600mAPIN10 是时钟输入线,尽量不要靠近 PIN9,避免对 VBAT 产生纹波的干扰,需隔地处理。  
(3). 晶体与模块同层,晶体及走线底部建议完整地,邻层不要放电源孔和走电源线或者走信号线,如下图三走法不推荐,  
晶体的两个地脚与匹配电容两个地需要单点下主地,与同层的主地隔离,注意如下黄色标识,推荐图一,图二走线:  
图一,  
图二,  
图三  
(4). SDIO_D0-D3&CMD 走线尽量要平行等长,走线长度相差控制在 30mil 以内, 并且相邻层要远离其他电源和时钟走线,  
同时,这些走线需要加 30K 上拉电阻。 如果是 SDIO3.0, 因是高速走线,这些走线需要做 50ohm 阻抗  
(5).PIN17 SDIO_CLK 是高频走线,建议串一个 22R 或者 0R 电阻,再接一个电容 NC 到地,CLK 走线全程需要包地处理,不能与信号线平行走线,邻  
层需远离电源/其他信号线  

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