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高速全并行的AES加解密算法硬件实现

更新时间：2019-12-24 20:16:25 大小：719K 上传用户：xuzhen1 查看TA发布的资源 标签：AES加解密算法 下载积分：0分评价赚积分（如何评价?）收藏评论(1) 举报

资料介绍

摘要IPSec为了解决Internet安全问题，在IP层对信息提供了认证、加密等功能。协议中强行实施的加密算法将由AES算法取代单DES算法，完全用软件实现IPSec的处理已不能适应当前不断提高的网络速度的要求。利用硬件实现IPSec协议是必然趋势。本文在单片FPGA上实现了吞吐率为4.7Gbit's全流水的、全并行的128bit的AES加解密算法。在不增加流水线级数的情况下，本文采用流水线时间借用技术实现SBox，不仅使AES的加密和脱密算法在单片上并行执行，同时还提高了系统性能。

关键字:先进加密标准、可编程门阵列、流水线、时间借用

IPSect协议为在IP层实现VPN提供了安全手段。IPSect协议标准中强行实施的单DES算法将会逐渐被AES取代。随着网络传输速度提升为gigabits数量级时，对算法的执行速度的要求也越来越高，基于软件的密码算法便显得性能不足，需要采用“密码芯片”技术：由于加密算法中大量使用了复杂的按位（bit-wise）运算，而通常这类运算不适合在通用处理器上运行，因此用软件来实现必然会带来效率低下的问题，而密码芯片体系结构是针对加密算法的结构特征专门设计的，采用了一些特殊的优化技术（如流水线和查找表等），可以极大地提高数据的流量：另外软件只能提供有限的物理安全，尤其在密钥存贮方面，而用硬件算法是封装到芯片中，不易被外部攻击者读取或更改，有较高的物理安全性。因此基于硬件的密码算法就受到业界的普遍关注。根据密码芯片实现技术，可分为ASIC（Application-Specific Integrated Circuit）密码芯片和FPGA（Field Programmable Gate Arrays）密码芯片两种。基于以下三点理由，以FPGA为代表的可重构硬件以其自身所固有的特点-既具有硬件的安全性和高速性又有软件的灵活性和易维护性，已经成为分组密码算法硬件实现的热点研究方向

[4-10]：（1）FPGA研发的启动开销比ASIC要小；（2）FPGA从设计到投入市场的周期很短；

（3）FPGA芯片重配置和扩充十分方便。例如在IPSec这样的多协议环境中，更换的密码算法可以即时配置到目标设备中。