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通用抢答器设计
资料介绍
抢答器在各类竞赛中的必备设备,有单路输入的,也有组输入方式,本设计以FPGA 为基础设计了有三组输入(每组三人),具有抢答计时控制,能够对各抢答小组成绩进行相应加减操作的通用型抢答器;现行的抢答器中主要有两种:小规模数字逻辑芯片译码器和触发器来做,另外一种用单片机来做;小规模数字逻辑电路比较复杂,用单片机来做随着抢答组数的增加有时候存在I/O 口不足的情况;本设计采用FPGA 来做增强了时序控制的灵活性,同时由于FPGA 的I/O 端口资源丰富,可以在本设计基础上稍加修改可以设计具有多组输入的抢答器。
部分文件列表
文件名 | 文件大小 | 修改时间 |
Design_of_FPGA_Responder.doc | 230KB | 2009-05-11 19:21:26 |
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全部评论(1)
2018-07-02 11:39:09qaz12345678
不错,谢谢分享