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FPGA verilog乘法器设计
资料介绍
FPGA verilog乘法器 设计 用FPGA中DSP模块实现
部分文件列表
| 文件名 | 文件大小 | 修改时间 |
| mulx/db/add_sub_0ec.tdf | 2KB | 2012-07-07 19:11:54 |
| mulx/db/add_sub_1ec.tdf | 2KB | 2012-07-07 19:11:54 |
| mulx/db/add_sub_2ec.tdf | 2KB | 2012-07-07 19:11:54 |
| mulx/db/add_sub_3ec.tdf | 2KB | 2012-07-07 19:11:54 |
| mulx/db/add_sub_4ec.tdf | 2KB | 2012-07-07 19:11:54 |
| mulx/db/add_sub_5ec.tdf | 3KB | 2012-07-07 19:11:54 |
| mulx/db/add_sub_6ec.tdf | 3KB | 2012-07-07 19:11:54 |
| mulx/db/add_sub_7ec.tdf | 3KB | 2012-07-07 19:11:54 |
| mulx/db/add_sub_8ec.tdf | 3KB | 2012-07-07 19:11:54 |
| mulx/db/add_sub_e5h.tdf | 4KB | 2012-07-07 19:13:40 |
| mulx/db/add_sub_gfc.tdf | 3KB | 2012-07-07 19:11:54 |
| ... | ||
全部评论(1)
2018-04-17 09:52:10liuronghai07
正好设计参考用的着，谢谢