推荐星级:
- 1
- 2
- 3
- 4
- 5
使用verilog语言实现FPGA下的SPI的主机模式,波特率为晶振时钟的五分之一,发送稳定
资料介绍
使用verilog语言实现FPGA下的SPI的主机模式,波特率为晶振时钟的五分之一,发送稳定
部分文件列表
文件名 | 文件大小 | 修改时间 |
spi_master/db/logic_util_heursitic.dat | 1KB | 2017-03-16 17:37:12 |
spi_master/db/prev_cmp_spi_master.qmsg | 7KB | 2017-03-16 17:38:16 |
spi_master/db/spi_master.(0).cnf.cdb | 2KB | 2017-03-16 17:37:12 |
spi_master/db/spi_master.(0).cnf.hdb | 1KB | 2017-03-16 17:37:12 |
spi_master/db/spi_master.cbx.xml | 1KB | 2017-03-16 17:37:14 |
spi_master/db/spi_master.cmp.rdb | 6KB | 2017-03-16 17:37:14 |
spi_master/db/spi_master.cmp_merge.kpt | 1KB | 2017-03-16 17:37:14 |
spi_master/db/spi_master.db_info | 1KB | 2017-03-16 19:52:40 |
spi_master/db/spi_master.hier_info | 1KB | 2017-03-16 17:37:12 |
spi_master/db/spi_master.hif | 1KB | 2017-03-16 17:37:14 |
spi_master/db/spi_master.ipinfo | 1KB | 2017-03-16 20:11:42 |
... |
全部评论(2)
2018-07-06 16:05:10张春雨
有一定的参考意义
2017-04-26 10:02:06xdlg008
非常感谢!