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FPGA开发板配套Verilog HDL代码1
资料介绍
FPGA开发板配套Verilog HDL代码
部分文件列表
| 文件名 | 文件大小 | 修改时间 |
| 基础实验/8位优先编码器/.xhdl3.xref | 1KB | 2005-09-12 09:55:12 |
| 基础实验/8位优先编码器/cmp_state.ini | 1KB | 2006-02-11 16:28:54 |
| 基础实验/8位优先编码器/db/encode.(0).cnf.cdb | 2KB | 2006-10-20 15:55:24 |
| 基础实验/8位优先编码器/db/encode.(0).cnf.hdb | 1KB | 2006-10-20 15:55:24 |
| 基础实验/8位优先编码器/db/encode.asm.qmsg | 1KB | 2006-10-20 15:58:02 |
| 基础实验/8位优先编码器/db/encode.cbx.xml | 1KB | 2006-10-20 15:57:56 |
| 基础实验/8位优先编码器/db/encode.cmp.cdb | 5KB | 2006-10-20 15:58:04 |
| 基础实验/8位优先编码器/db/encode.cmp.hdb | 6KB | 2006-10-20 15:58:04 |
| 基础实验/8位优先编码器/db/encode.cmp.qrpt | 1KB | 2006-10-20 15:55:24 |
| 基础实验/8位优先编码器/db/encode.cmp.rdb | 14KB | 2006-10-20 15:58:04 |
| 基础实验/8位优先编码器/db/encode.cmp.tdb | 3KB | 2006-10-20 15:58:04 |
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